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Intel 8255A - 引脚描述
让我们首先看一下 Intel 8255A 的引脚图 -
现在让我们讨论一下 8255A 中引脚的功能描述。
数据总线缓冲器
它是一个三态 8 位缓冲器，用于将微处理器与系统数据总线接口。数据根据 CPU 的指令由缓冲器传输或接收。控制字和状态信息也通过此总线传输。
读写控制逻辑
此模块负责控制数据/控制/状态字的内部/外部传输。它接收来自 CPU 地址和控制总线的输入，并依次向两个控制组发出命令。
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CS
它代表芯片选择。此输入上的低电平选择芯片并启用 8255A 和 CPU 之间的通信。它连接到解码的地址，A0 和 A1 连接到微处理器地址线。
其结果取决于以下条件 -
| CS | A1 | A0 | 结果 |
|---|---|---|---|
| 0 | 0 | 0 | 端口 A |
| 0 | 0 | 1 | 端口 B |
| 0 | 1 | 0 | 端口 C |
| 0 | 1 | 1 | 控制寄存器 |
| 1 | X | X | 未选择 |
WR
它代表写。此控制信号启用写操作。当此信号变为低电平时，微处理器写入选定的 I/O 端口或控制寄存器。
RESET
这是一个高电平有效信号。它清除控制寄存器并将所有端口设置为输入模式。
RD
它代表读。此控制信号启用读操作。当信号为低电平时，微处理器从选定的 8255 I/O 端口读取数据。
A0 和 A1
这些输入信号与 RD、WR 和一个控制信号一起工作。下表显示了它们与结果的各种信号。
| A1 | A0 | RD | WR | CS | 结果 |
|---|---|---|---|---|---|
| 0 | 0 | 0 | 1 | 0 | 输入操作 端口 A → 数据总线 |
| 0 | 1 | 0 | 1 | 0 | 端口 B → 数据总线 |
| 1 | 0 | 0 | 1 | 0 | 端口 C → 数据总线 |
| 0 | 0 | 1 | 0 | 0 | 输出操作 数据总线 → 端口 A |
| 0 | 1 | 1 | 0 | 0 | 数据总线 → 端口 A |
| 1 | 0 | 1 | 0 | 0 | 数据总线 → 端口 B |
| 1 | 1 | 1 | 0 | 0 | 数据总线 → 端口 D |
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