我们用汇编语言编写了一个 8085 程序，用于实现一个由逻辑控制器接口使用的十进制计数器。起始计数的输入必须通过完整的接口输入，并且我们将计数显示在接口上。让我们考虑一个关于此的示例程序 - 后续的程序应该始终包含一个无限循环，直到用户的输入包含一个仅对端口 B 有效的两位十进制编码二进制值。之后，初始计数将显示为... 阅读更多

我们使用逻辑控制器，它在工业中用于软件控制过程。它通常接受多个输入，执行一系列完整的算术和逻辑运算。生成的输出用于将过程维持在指定的期望范围内。它提供过程在任何时间点的状态的可视化显示。逻辑控制器接口并提供 12 条线的缓冲输出，这些输出仅馈送到为用户指定的 12 条线的缓冲输入。... 阅读更多

我们使用逻辑控制器，它在工业中用于软件控制过程。它通常接受多个输入，执行一系列完整的算术和逻辑运算。生成的输出用于将过程维持在指定的期望范围内。它提供过程在任何时间点的状态的可视化显示。逻辑控制器接口并提供 12 条线的缓冲输出，这些输出仅馈送到为用户指定的 12 条线的缓冲输入。... 阅读更多

当今的存储器和外围芯片对于以 3MHz 频率工作的 8085 处理器来说非常快。因此我们不需要等待状态。如果我们使用以 5MHz 频率工作的 8085AH-2，那么我们需要在 T2 和 T3 之间插入一个等待状态。该电路使用 D 型正边沿触发翻转触发器，带有低电平有效的复位输入。在 T1 的开始，地址锁存使能变为高电平，导致 Q1 变为高电平。由于 Q1 和 D2 相连，因此 D2 在整个 T1 期间保持高电平。... 阅读更多

8085AH-2 始终以 200nS 的时钟周期工作。我们通过假设 8085AH-2 在 0 nS 时发送有效的地址和 IO/M* 信号来开始计算。然后，算术逻辑单元在 50 nS (tAL) 时移动到状态 0，并且 RD* 在 115 nS (tAC) 时被激活。考虑到 tAcc 的最早数据输出时间：从 A13 到 A18 的地址通过八路线驱动器 74LS244 从 8085 处理器接收到的 27128 在 12 ns 的时间内。从 A7 到 A0 的地址通过 74LS373 从 8085 处理器接收到的 27128。因此... 阅读更多

让我们根据 tAD、tLDR 和 tRD 参数执行内存兼容性检查。关于 tAD 的兼容性：从 A15 到 A0 的地址上有效地址与从 AD7 到 AD0 的地址上有效数据之间的时间间隔。对于 8085AH，T 状态工作为 320 nS，但它最多包含 575 nS。但在此处，有效数据可用 365 nS。因此，内存的速度与 575 nS - 365 nS = 210 nS 的额外时间裕度兼容。关于 tLDR 的兼容性：边沿之间的时间间隔... 阅读更多

8085AH 在 270 nS 时激活 RD* 信号。该信号通过八路线驱动器 74LS241 传播延迟 12nS 后移动到 27128 的 OE* 引脚。因此，27128 在 282 nS 时间结束时接收到 OE* 信号。因此，数据只能在 282 nS + tOE = 282 nS + 75 nS + 357 nS 的时间内从 27128 的 D7 到 D0 引脚输出。从前面讨论的内容可以清楚地看出，考虑到所有三个参数 tACC、tCE 和... 阅读更多

74138 通过八路线驱动器 74LS244 从 8085 处理器接收从 A15 到 A14 的地址，该驱动器延迟 12-nS。同时，IO/M* 信号通过 74LS244 从 8085 处理器接收。然后，CS* 信号由 74LS138（一个 3 到 8 解码器）接收，延迟 22 纳秒。因此，27128 在 34 nS 结束时接收 CS* 信号。因此，数据只能在 34 nS + tCE = 34 nS + 200 nS = 234 nS 的时间内从 27128 的 D7 到 D0 引脚输出。在 ALS 套件中访问 27128 EPROM 所涉及的延迟。MR 机器周期的总线时序特性

27128 通过八路线驱动器 74LS244 从 8085AH 接收地址 A13-8，该驱动器具有 12 nS 的传播延迟。从 A7-0 的地址通过八路锁存器 74LS373 从 8085AH 接收到的 27128，该锁存器具有 30 nS 的传播延迟。因此，27128 在 30 nS 结束时接收从 A13-0 的地址。因此，数据只能在 30 nS + tAcc = 30 nS + 200 nS = 230 nS 的时间内在 27128 的 D7-0 引脚上输出。在 ALS 套件中访问 27128 EPROM 所涉及的延迟。MR 机器周期的总线时序特性

在机器周期中的 T2 状态结束时，8085 处理器检测 Ready 输入引脚。如果它是逻辑 0，8085 处理器进入 Twait 状态，否则它进入 T3 状态。Ready 输入永久固定为逻辑 1。系统中的内存芯片和输入输出端口与 8085 具有相同的速度。否则，应由外部电路生成适当数量的等待状态。实际上，在 ALS 套件中，Ready 引脚应固定为逻辑 1。例如，我们检查是否使用了 27128A-20 16K×8 EPROM 芯片... 阅读更多