超大规模集成电路设计 - FPGA 技术

FPGA – 简介

FPGA 的全称是“现场可编程门阵列”。它包含从数万到超过百万个具有可编程互连的逻辑门。可编程互连可供用户或设计人员轻松执行给定功能。下图显示了一个典型的 FPGA 芯片模型。有 I/O 块，根据功能进行设计和编号。对于每个逻辑级组成的模块，都有CLB（可配置逻辑块）。

CLB 执行赋予模块的逻辑运算。CLB 和 I/O 块之间的互连借助水平布线通道、垂直布线通道和 PSM（可编程多路复用器）实现。

它包含的 CLB 数量仅决定 FPGA 的复杂性。CLB 和 PSM 的功能由 VHDL 或任何其他硬件描述语言设计。编程后，CLB 和 PSM 被放置在芯片上并通过布线通道相互连接。

优点

• 它只需要很少的时间；从设计过程到功能芯片。
• 它不涉及任何物理制造步骤。
• 唯一的缺点是，它比其他方式更昂贵。

门阵列设计

就快速原型设计能力而言，门阵列 (GA) 排名第二，仅次于 FPGA。虽然用户编程对于 FPGA 芯片的设计实现非常重要，但 GA 使用金属掩膜设计和处理。门阵列实现需要两步制造过程。

第一阶段在每个 GA 芯片上产生一系列未连接的晶体管。这些未连接的芯片可以存储起来以备以后定制，通过定义阵列中晶体管之间的金属互连来完成定制。金属互连的图案化在芯片制造过程结束时完成，因此周转时间仍然很短，从几天到几周不等。下图显示了门阵列实现的基本处理步骤。

典型的门阵列平台使用称为通道的专用区域，用于 MOS 晶体管行或列之间的单元间布线。它们简化了互连。执行基本逻辑门的互连模式存储在库中，然后可以根据网表使用这些模式来自定义未连接晶体管的行。

在大多数现代 GA 中，使用多个金属层进行通道布线。通过使用多个互连层，可以在有源单元区域上实现布线；这样就可以像在“门海”（SOG）芯片中一样去除布线通道。在这里，整个芯片表面都覆盖着未连接的 nMOS 和 pMOS 晶体管。可以使用金属掩膜定制相邻晶体管以形成基本逻辑门。

对于单元间布线，必须牺牲一些未连接的晶体管。这种设计风格使得互连具有更大的灵活性，并且通常具有更高的密度。GA 芯片利用率由使用的芯片面积除以总芯片面积来衡量。它高于 FPGA，芯片速度也是如此。

基于标准单元的设计

基于标准单元的设计需要开发完整的定制掩膜组。标准单元也称为多晶硅单元。在这种方法中，所有常用的逻辑单元都已开发、表征并存储在标准单元库中。

库可能包含几百个单元，包括反相器、与非门、或非门、复杂的 AOI、OAI 门、D 锁存器和触发器。每种门类型都可以实现多个版本，以提供对不同扇出足够的驱动能力。反相器门可以具有标准尺寸、双倍尺寸和四倍尺寸，以便芯片设计人员可以选择合适的尺寸以获得高的电路速度和布局密度。

每个单元都根据几个不同的表征类别进行表征，例如：

• 延迟时间与负载电容
• 电路仿真模型
• 时序仿真模型
• 故障仿真模型
• 用于布局布线的单元数据
• 掩膜数据

为了自动放置单元和布线，每个单元布局都设计成固定高度，以便可以并排绑定多个单元以形成行。电源和地轨平行于单元的上边界和下边界运行。这样，相邻单元共享一个公共电源总线和一个公共地总线。下图是基于标准单元设计的楼层规划图。

全定制设计

在全定制设计中，整个掩膜设计都是全新的，无需使用任何库。这种设计风格的开发成本正在上升。因此，设计重用的概念变得越来越流行，以减少设计周期时间和开发成本。

最难的全定制设计可能是存储单元的设计，无论是静态的还是动态的。对于逻辑芯片设计，可以使用同一芯片上不同设计风格的组合来获得良好的协商，即标准单元、数据路径单元和可编程逻辑阵列 (PLA)。

实际上，设计人员进行全定制布局，即每个晶体管的几何形状、方向和位置。设计生产力通常非常低；通常每个设计人员每天只有几十个晶体管。在数字 CMOS VLSI 中，由于高昂的劳动力成本，几乎不使用全定制设计。这些设计风格包括大批量产品的设 计，例如存储芯片、高性能微处理器和 FPGA。