数字电子学 - N位并行加法器

让我们从简要介绍二进制加法器和二进制加法的规则开始本文。在数字电子学中，加法器或二进制加法器是一种组合数字电路，用于执行两个或多个二进制数字的加法运算。两个位的二进制加法是按照以下四个规则执行的：

$$\mathrm{0 \: + \: 0 \: = \: 0}$$

$$\mathrm{0 \: + \: 1 \: = \: 1}$$

$$\mathrm{1 \: + \: 0 \: = \: 1}$$

$$\mathrm{1 \: + \: 1 \: = \: 10 (和 \: = \: 0; 进位 \: = \: 1)}$$

前三个运算产生的和的位长度为一位二进制数字。但是，最后一个组合的和，即当被加数和加数都等于1时，二进制和由两位二进制数字组成，即和位和进位位。最高有效位是进位位，而最低有效位是和位。

为了更好地理解N位并行加法器的实现和操作，我们还需要了解全加器电路。下面将介绍全加器及其框图和真值表。

什么是全加器？

一个组合数字电路，它将两个位和一个进位位相加，并产生一个和位和一个进位位作为输出，被称为全加器(FA)。

换句话说，一个可以将三个输入位相加并产生两个输出位（即和位和进位位）的二进制加法器电路称为全加器。全加器的框图如图1所示。

这里，A和B是输入位，C_in是来自前一个和的输入进位位，S是输出和位，C_out是输出进位位。

从全加器电路的真值表可以很容易地理解其工作原理，如下所示。

现在，让我们讨论一下如何使用全加器实现N位并行加法器。

并行加法器是一种二进制加法器电路，用于添加具有N位（例如，要添加4位二进制数，我们使用4位并行加法器，依此类推）的两个二进制数。顾名思义，并行加法器是一种数字组合电路，它并行地添加两个二进制数，并并行地生成这些二进制数的算术和。

正如我们上面已经提到的，全加器只能执行由两个输入位和一个输入进位位组成的两个一位二进制数的加法运算，即三个位的加法运算。但在实际应用中，我们必须添加位数大于一位的二进制数。为了添加此类二进制数，我们使用并行二进制加法器，它能够添加任何位长的两个二进制数，例如4位、5位等。

我们可以借助以链式方式连接的全加器来实现N位并行加法器。图2显示了使用全加器的N位并行加法器的框图表示。

从N位并行加法器的框图可以看出，每个全加器的进位输出连接到链中下一个更高级别的全加器的进位输入端。

要实现并行加法器，所需的全加器数量由要相加的两个二进制数的位数决定。因此，一个N位并行加法器需要N个全加器来并行地执行加法运算。例如，一个2位并行加法器需要2个全加器，一个4位并行加法器由4个全加器组成，依此类推。

图2所示的N位并行加法器的工作原理可以描述如下步骤：

最初，全加器FA₁将两个输入位A₁和B₁以及一个输入进位位C_in相加，并生成输出和位S₁和进位位C₁，进位位C₁被转发到链中的下一个加法器（FA₂）。和位S₁是输出和的最低有效位。
在下一阶段，全加器电路FA₂被激活，并将输入位A₂和B₂以及C₁相加。它生成和位S₂，它是输出和的第二位，以及进位位C₂，进位位C₂连接到链中的下一个全加器FA₃。
此过程将持续到链中的最后一个全加器，即FAn。全加器使用进位输入C_(n-1)与输入位A_n和B_n相加，以产生输出和的最后一位S_n和最后的输出进位位C_n。

并行加法器的一些重要优点如下：

并行加法器的主要缺点是传播延迟。因为，在并行加法器中，来自先前加法的进位必须传播到下一个加法器，这需要一些时间。这会导致加法运算中出现明显的传播延迟。这种传播延迟与二进制数的位数成正比。

并行加法器的重要应用如下：

我们可以得出结论，n位并行加法器是一种组合数字电路，它使用n个全加器来并行地对两个二进制数进行加法运算。并行加法器同时执行各位的加法，因此它提高了二进制加法的速度。

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