并行加法器和并行减法器

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在数字电子学中，加法器和减法器是两个最基本的算术组合电路。加法器是一种组合算术电路，用于执行两个或多个二进制数的加法运算。而减法器是一种组合算术电路，用于执行两个二进制数的减法运算。

根据执行二进制数加法和减法的形式，加法器和减法器可分为以下类型：

• 串行加法器
• 并行加法器
• 串行减法器
• 并行减法器

本教程旨在解释并行加法器和并行减法器。但在讲解之前，让我们首先讨论执行二进制加法和减法所遵循的布尔代数规则。

二进制加法

执行二进制加法时，遵循以下规则：

二进制减法

执行二进制减法时，需遵循以下规则：

现在，让我们详细讨论并行加法器和并行减法器。

什么是并行加法器？

能够以并行形式添加任意位长的两个二进制数，并以并行形式输出这两个数的和的数字电路称为并行加法器。

并行加法器基本上由串联形式的全加器组成，如图1所示。这里，每个全加器的输出位连接到链中下一个全加器电路的输入进位端。

图1所示的并行加法器是一个4位并行加法器，因为它可以添加两个4位的二进制数。当然，我们可以通过增加链中全加器的数量来设计任意位数的并行加法器电路。

在上述并行加法器电路中，位A表示被加数位，B表示加数位。并行加法器的第一个输入进位位是C_in，并行加法器的输出进位位是C₄。输出和位由S表示。我们也可以以集成电路的形式构建并行加法器。例如，当4位并行加法器以集成电路形式构成时，它将有4个被加数位端子、4个加数位端子、4个和位端子以及2个输入和输出进位端子。

并行加法器的运作

图1所示的并行加法器根据以下步骤执行两个数的二进制加法：

步骤1 - 首先，全加器电路FA₁将位A₁和B₁以及输入进位位Cin相加，以产生和位S₁，它是输出和的最低有效位（LSB）。在此阶段，生成一个进位位C₁，并将其传递到链中的下一个全加器电路。

步骤2 - 全加器电路FA₂将位A₂和B₂以及来自先前加法的进位位C₁相加。它产生和位S₂，它是输出和的第二位，并且还产生一个进位位C₂，该进位位再次转发到下一个全加器FA₃。

步骤3 - 全加器电路FA₃将输入位A₃和B₃以及来自先前加法的进位位C₂相加，以产生和位S₃和进位位C₃。

步骤4 - 全加器FA₄将输入位A₄和B₄以及从FA₃转发的进位位C₃相加。它生成最后一个和位S₄和最后一个进位位C₄。

步骤5 - 然后，并行加法器的输出和由以下给出：

$$\mathrm{S_{out} \: = \: C_{4} \: S_{4} \: S_{3} \: S_{2} \: S_{1}}$$

什么是并行减法器？

用于查找两个二进制数的并行形式的算术差的数字算术电路称为并行减法器。

我们可以通过多种方式实现并行减法器，例如组合半减器和全减器、全部全减器、全部全加器等。在这里，我们使用全部全加器实现了4位并行减法器，并对减数位进行了补码，如图2所示。

这是一个4位并行减法器，但是，我们可以通过在图2所示电路的链中添加任意数量的全加器来实现并行减法器。

两个二进制数的二进制减法可以通过1的补码或2的补码方便地完成。其中，补码方法将减法运算转换为简单的加法运算。

二进制数的2的补码是通过取1的补码并在最低有效位对中加1得到的。1的补码可以用非门（反相器）实现。

并行减法器的运作

上图2所示的并行减法器根据以下步骤执行两个二进制数的减法：

步骤 1 − 首先，使用一个反相器和一个 1 (C_in) 获取位 B₁ 的 1 的补码进行相加，得到位 B₁ 的 2 的补码。然后，将这个 2 的补码 B₁ 进一步加到 A₁ 上。这将产生输出差的第一位，用 S₁ 表示，以及一个进位位 C₁，该进位位连接到 FA₂ 的输入进位。

步骤 2 − 全加器 FA₂ 使用输入进位位 C₁ 与其输入位 A₂ 和输入位 B₂ 的 2 的补码相加，以产生第二个差分位 (S₂) 和进位位 C₂。

步骤 3 − 全加器 FA₃ 使用输入进位位 C₂ 与其输入位 A₃ 和输入位 B₃ 的 2 的补码相加，以产生第三个差分位 (S₃) 和进位位 C₃。

步骤 4 − 最后，全加器 FA₄ 使用进位位 C₃ 与其输入位 A₄ 和输入位 B₄ 的 2 的补码相加，以产生最后一个差分位 (S₄) 和最后一个进位位 C₄。

一旦所有结果位都生成，它们就会被表示为两个二进制数的差，即 S₄S₃S₂S₁ 和借位 C₄。

结论

这就是数字电子学中并行加法器和并行减法器的全部内容。并行加法器和减法器最显著的优势在于，与串行加法器和减法器相比，它们可以更快地执行两个二进制数的算术加法和减法运算。