同步或时钟SR触发器

在数字电子学中，触发器是许多电子电路中使用的最基本的存储单元，用于存储1位信息。触发器基本上是一个具有两个稳定状态的双稳态多谐振荡器。

触发器由逻辑门的互连构成。然而，逻辑门本身没有存储能力，但当几个逻辑门以特定方式排列时，它们可以存储信息。此外，触发器是时序逻辑电路的最基本构建块。图1显示了典型触发器的框图。

触发器具有一到多个输入和两个输出，通常用Q和Q'表示，以及一个时钟输入。时钟输入用于触发触发器，使其能够改变其输出的状态。

有几种类型的触发器，例如SR触发器、JK触发器、D触发器和T触发器。每种类型的触发器都具有其独特的属性和特性，适用于特定用途。

同步和异步触发器

其逻辑电路由时钟信号时钟/触发器控制的触发器称为同步触发器。因此，即使其输入多次变化，同步触发器的输出状态在没有时钟信号的情况下也不会改变。

另一方面，异步触发器是没有时钟信号的触发器，因此其输出在施加输入时会立即改变。

现在，让我们详细讨论时钟或同步S-R触发器。

具有两个输入S（置位）和R（复位）的触发器类型称为SR触发器。如果触发器的S和R输入在存在时钟脉冲时（即从低到高或从高到低）控制其输出，则称其为时钟SR触发器。由于时钟信号同步了SR触发器的操作，因此时钟SR触发器也称为同步SR触发器。图2显示了时钟或同步SR触发器的框图。

时钟或同步SR触发器的逻辑电路图如下面的图3所示。

可以看出，该电路由四个与非门组成。时钟信号连接到与非门C和D，输入S和R也应用于与非门C和D。与非门A和B交叉耦合以形成触发器的存储电路。

时钟SR触发器的电路操作如下所述：

当未施加时钟信号时，SR触发器电路保持非活动状态，触发器的输出不会发生变化。
当施加时钟信号时，触发器电路变为活动状态并按如下所述工作：
- 当S = 0且R = 0时，与非门C和D的输出为S' = 1且R' = 1。因此，与非门A和B的输出保持不变。这称为SR触发器的保持状态。
- 当S = 0且R = 1时，与非门C和D的输出为S' = 1且R' = 0，与非门A的输出为0，与非门B的输出为1。这称为SR触发器的复位状态。
- 当S = 1且R = 0时，与非门C和D的输出为S' = 0且R' = 1，与非门A的输出为1，与非门B的输出为0。这称为SR触发器的置位状态。
- 当S = 1且R = 1时，与非门C和D的输出为S' = 0且R' = 0，与非门A和B的输出都试图变为1，这是不可能的。这称为SR触发器的禁止状态。

我们还可以用真值表的形式表示时钟SR触发器的操作，如下所示。这里，S和R指定输入，Q_n指定输出的当前状态，Q_n+1指定输入变化和施加时钟脉冲后输出的状态。

从时钟SR触发器的这个真值表中，我们可以直接写出其输出Qn+1的布尔表达式如下：

因此，SR触发器的特性方程为：

$$\mathrm{Q_{n+1}\:=\:S\:+\:R'Q_{n}}$$

带时钟的SR触发器应用于以下场合：

带时钟的SR触发器是一种时序逻辑电路，在数字系统中用作1位存储器。它有两个输入端S（置位）和R（复位）。当R为高电平时，SR触发器处于复位状态；当S为高电平时，SR触发器处于置位状态；当S和R都为高电平时，SR触发器处于禁止或无效状态；当S和R都为低电平时，SR触发器处于不变或保持状态。

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